一、前言

美國半導體協會(Semiconductor Industry Association, SIA)於 2025 年 10 月發布「美國政府半導體投資之研發優先事項與重大挑戰」(Grand Challenge R&D Priorities for U.S. Government Semiconductor Investments) 研究報告，提出美國政府在半導體研發投資上應優先關注的重大挑戰與策略方向。報告聚焦四大領域：AI 推論效能、低功耗與邊緣運算、先進通訊及半導體製造。本文將依據報告內容，介紹各領域的重大挑戰(Grand Challenge)、技術需求(Technical Foundations)及關鍵促成因素(Key Enablers)。相關整理內容如圖一所示。

二、提升 AI 推論效能以支持次世代高效能運算

隨著人工智慧模型規模不斷擴大、應用日益普及，全球資料中心的能耗也急速上升。此趨勢不僅對既有電網造成明顯壓力，也使企業面臨持續上升的運算與基礎設施成本。同時，大型 AI 模型的訓練與推論(inference，指 AI 模型進行判斷與回應的過程)現已成為資料中心的主要運算負載。雖然模型訓練仍是現階段重要的投入領域，但推論能力更是支持AI模型大規模部署的關鍵。

(一) 重大挑戰(Grand Challenge)
目標是在維持既有能耗條件下，將先進大型語言模型(LLMs)的推論效能提升 100 至 1000 倍。

(二) 技術需求(Technical Foundations)  
目前 AI 系統的運作正面臨「記憶體瓶頸」問題，主要包含兩個面向：(1) 記憶體頻寬不足，即使是最先進的 AI 加速器，其效能亦會受限於記憶體的資料傳輸速度；(2) 系統在透過連接更多晶片以提升運算能力與頻寬時，晶片之間的資料交換會變得更頻繁，也更容易產生延遲。若能採用更高頻寬且容量更大的記憶體，便能減少晶片間溝通造成的效能損耗，進而改善上述問題。
為突破上述限制，需推動「系統技術協同優化(System Technology Co-Optimization, STCO)」，亦即從記憶體、封裝技術、運算架構到模型執行環境皆以協同方式設計與優化，以提升整體效能與能源效率。同時，晶片設計工具(EDA)亦須支援此一整合模式，使工程師能在設計階段即掌握全系統的最佳化方向。

(三) 關鍵促成因素(Key Enablers)
為了實現前述效能提升目標，必須在下列關鍵技術上取得突破：
1. 極高頻寬、容量最佳化的 DRAM 架構記憶體
記憶體速度必須較現有技術提升十倍以上。3D 整合型 DRAM(dynamic random-access memory)為重要的發展方向，其頻寬可隨晶片面積增加而提升，有望突破傳統 2.5D 架構在設計與擴充上的限制。
2. 高效能互連技術
新一代互連需大幅提升晶片間資料交換速度與整體系統頻寬(>10 倍)，可透過封裝內、機架內與機架間的高速互連技術實現。
3. 記憶體導向架構
發展記憶體內運算(Processing-in-Memory, PIM)、近記憶體運算(Processing-Near-Memory, PNM)與記憶體輔助運算(Processing-Using-Memory, PUM)等技術，並透過軟硬體整合，使整體系統推論效能提升十倍。
4. 熱效能與散熱創新
3D 整合與高密度封裝的可行性取決於熱管理成效，因此在散熱設計與導熱材料上的持續創新，以確保系統效能穩定提升。

三、低功耗架構與邊緣運算技術

隨著人工智慧與物聯網的快速發展，運算重心將逐漸由大型資料中心延伸至「邊緣端」(Edge)。高效能邊緣運算，能讓行動裝置、自駕車與機器人等設備執行過去僅能在資料中心完成的複雜任務，同時減輕通訊網路負載並降低即時應用延遲。且未來AI 模型亦將廣泛部署於邊緣裝置，並透過聯邦式學習(federated learning)持續優化。然而，多數邊緣系統受限於供電條件，多依賴電池或能量採集(energy harvesting)方式運作，因此低功耗與小型化設計將是推動智慧應用普及、提升整體效能的關鍵。

(一) 重大挑戰(Grand Challenge)
低功耗與邊緣運算應用場景極為多樣，涵蓋個人電子產品、工業自動化、智慧城市等領域，且各領域需求差異大。雖然針對特定用途客製化硬體可提升效能與能源效率，但為每一種邊緣應用分別設計專屬系統，將難以形成規模經濟。因此，未來發展需聚焦於模組化、即插即用(Plug-and-Play)的小晶片平台(chiplet platforms)，以支持多種材料與異質元件的快速整合。此類平台除需具備高度客製化能力外，亦應在既有技術基礎上將能源效率提升 100 至 1000 倍。同時，隨著小晶片市場擴張與供應鏈愈趨多元，系統安全性也必須同步強化。

(二) 技術需求(Technical Foundations)
為支援低功耗與邊緣運算的應用，未來由小晶片(chiplet)構成的記憶體與儲存系統需採用更有效率的運算架構，以減少資料搬移並提升能源效率，同時兼顧成本與系統安全性。以下依不同應用場域之需求，說明其關鍵技術發展方向：
1. 行動裝置與筆電
為實現長續航力、AI 應用、高解析度顯示與即時感測等功能，智慧型手機與筆記型電腦的系統設計必須採用低功耗架構。晶片設計需在影像感測器、顯示驅動等功能模組間協同優化功耗，並透過先進製造技術提升能源使用效率。
2. 自主系統
自駕車、機器人與無人機等系統需即時處理大量感測資料並快速決策，但現有記憶體與運算能力難以滿足需求。未來須強化導航、感知、定位與感測融合(sensor fusion)等關鍵技術的發展，並提升能源使用效率，以確保系統安全與可靠。
3. 穿戴式與醫療裝置
AR 眼鏡與智慧手環等裝置受限於體積與電池容量，因此需發展超低功耗的運算與通訊架構。此外，柔性封裝(flexible packaging)亦是支持此類裝置發展的重要技術，需能在柔性基板上整合異質元件，並能將剛性與柔性感測器整合於單一結構上，以滿足多樣化的封裝需求。
4. 智慧基礎設施
智慧城市、智慧電網與智慧交通系統需部署大量且長期運作的感測節點，這些設備多位於偏遠或環境嚴苛的地區，並依賴電池或能源採集(energy harvesting)供電。因此，必須發展高效率的遠端感測、先進電源管理與能量轉換技術，才能確保系統長期穩定運作。

(三) 關鍵促成因素(Key Enablers)
邊緣運算裝置原型開發成本高昂，已成為技術普及的主要限制，例如新型感測裝置開發可能需要使用先進封裝技術。為突破此瓶頸，應建置可供不同開發團隊共用的開發平台與原型驗證流程，使團隊能更快速地製作並測試大量原型，以加速研發與驗證進展。此外，能整合感測器、處理器、記憶體與通訊模組等多元元件的先進異質整合(hetero-integration)技術，以及晶片互連介面的標準化(inter-chip connectivity standardization)，將成為未來五年推動創新的關鍵基礎。

四、先進通訊

先進通訊技術是未來連網裝置、智慧城市與自主系統的基礎，涵蓋從藍牙、Wi-Fi 到 6G 等多項技術。為維持美國在此領域的領導地位，除研發更先進的通訊能力外，也必須同步強化基礎建設與生態系統布局，以確保新技術得以順利導入市場。另外，近五年美國行動網路資料用量持續上升，已逼近 5G 的容量上限。隨著人工智慧快速普及，預期至 2030 年資料量將超過現行 5G 的承載能力。因此，推動 6G 與衛星通訊發展，將是確保先進 AI 應用落地並維持美國科技領先地位的關鍵。

(一) 重大挑戰(Grand Challenge)
行動裝置、感測器與雲端系統的快速增加，使通訊網路同時面臨頻譜有限、能源受限與設備成本高昂等壓力。隨著全球對頻譜需求持續上升，地面基地台與衛星節點皆需在功耗受限的條件下提升資料傳輸效率。為此，美國必須達成兩項關鍵技術目標：
1. 將每位元資料傳輸能耗降低至 1 奈焦耳以下(<1 nJ/bit)；
2. 將通訊延遲控制在 1 毫秒以下(<1 ms)，確保於機器人、無人機、電動車與工業控制等關鍵任務情境中維持穩定表現。

(二) 技術需求(Technical Foundations)
為支援 AI 與邊緣運算的需求，先進通訊必須在下列關鍵技術上持續創新。
1. 提升頻寬
為了因應日益成長的資料流量，通訊網路需持續擴展至更高頻段(如毫米波與次毫米波)，並運用更精密的干擾抑制與雙向同時傳輸(Full-Duplex)等技術，以提高頻譜利用率並維持穩定的連線品質。
2. 容量與覆蓋範圍
都市地區需要高頻寬與高速傳輸，而偏遠地區則面臨訊號覆蓋不足的問題。為了兼顧容量與覆蓋範圍，未來的通訊網路將採用多元技術並行的混合式設計，例如運用衛星通訊，提升偏鄉或人口稀少地區的連線可及性。
3. 通訊與感測整合
將感測功能整合至通訊系統，可提升無線頻譜的使用效率，並透過動態頻譜分配增加整體容量。例如，毫米波(mmWave)頻段可延伸應用於雷達偵測與高解析度工業成像等任務，使通訊與感測能在同一頻段上協同運作。
4. 低延遲
低延遲連線是所有需要立即反應的應用所必備的條件，例如自駕車、機器人等應用。
5. 通訊安全與韌性
在複雜且高風險的通訊環境中，防止訊號干擾與中斷(不論偶發或蓄意)，已成為通訊系統設計的關鍵考量。

(三) 關鍵促成因素(Key Enablers)
在高頻無線通訊與多設備同時連線的情況下，要維持穩定訊號品質，需要依賴大量且大型的天線陣列，透過協同運作來提升訊號強度與網路容量。此一需求也推動多項關鍵技術的發展，包括：
1. 異質整合技術
異質整合技術需持續精進，才能在極小體積內整合天線等多種技術與元件。
2. 無線電元件
無線電元件必須進一步小型化、降低成本，並顯著提升能源效率。部分應用情境可能需採用特殊半導體製程技術實現。
3. 先進無線通訊技術
波束成形(Beamforming)、干擾抑制(Interference Cancellation)等先進無線功能往往需要大量運算資源。因此，無線系統將需導入高效能運算(High-Performance Computing, HPC)領域的相關技術。
4. 標準化
標準化是建構先進通訊系統的關鍵，不僅涵蓋通訊本身的基礎規範(如頻率、頻寬、調變方式與通訊協定)，也包括頻譜使用、優先權管理與安全性等面向。

五、半導體製造

目前先進晶圓廠(fabs)的建置成本已超過 200 億美元，而製程日益複雜也使晶片開發與製造成本持續增加。因此，縮短開發週期並降低製造成本，將是美國在下一代半導體製程保持領先地位、並建立具經濟可行性之國內生產模式的關鍵。

(一) 技術需求(Technical Foundations)
未來的半導體製造將從強調製程節點的升級，朝向以製程模擬、異質整合與高效率生產設備為核心的智慧製造模式。其主要技術需求包括：
1. 數位孿生(Digital Twin)
數位孿生可加速製程開發、提升良率並優化整體製造效率，應用範圍涵蓋新材料開發、製程整合、晶圓缺陷偵測、先進製程控制、設備預測維護等多項關鍵環節。此技術有望降低美國晶片開發與製造成本，並大幅縮短開發週期。同時，數位孿生亦能加速先進封裝、新材料研究與供應鏈風險管理等領域的創新。
2. 先進封裝
3D 異質整合(3DHI)與小晶片等先進封裝技術，是半導體產業的重要發展方向。透過將各功能模組分別製造，可簡化並縮短前段製程流程，提高良率並降低前期資本支出，進而降低新進供應商的門檻並帶動生態系創新。為了強化美國在此領域的競爭力，需要在多項關鍵技術上投入研發，包括設計與 EDA、散熱管理、光子學/光學連接器，以及晶圓級與面板級等新型封裝設備與相關材料，並建立可被產業廣泛採用的標準，以加速小晶片生態系的成熟。

(二) 關鍵促成因素(Key Enablers)
1. 支援異質整合封裝的新材料
材料創新是推動下一世代電晶體與先進封裝技術的關鍵。在元件方面，新材料能改善元件的電性表現、增加記憶體密度並可支援光子元件的整合；在封裝方面，新材料為基板、中介層(interposers)、散熱等技術的核心。此外，材料創新亦有助於改善機械性能、提升製程相容性並降低供應鏈風險。
然而，新材料導入晶圓製程具高度複雜性與風險，因此建構完善的數位孿生基礎設施，有助於加速新材料的發現、製程開發與供應鏈評估。
2. 極紫外光微影(Extreme Ultraviolet Lithography, EUV)
極紫外光微影是推進先進製程節點的核心技術。然而，在開發下一代 EUV(如更短波長、更高光源功率)時，亦需同步發展更先進的光阻材料(photoresists)，並發展更薄且高均勻度的光阻沉積技術與精準量測能力。此外，相關模擬工具與數位孿生平台亦能加速先進微影技術的研發。
此外，由於 EUV 設備成本極高，後續技術發展亦需減少對 EUV 製程的依賴，以協助控制製造成本；並且應支持具潛力的替代微影技術，例如自由電子雷射(free electron lasers)等新興微影技術。
3. 設備
半導體製造設備不僅前期投資龐大，其運作亦需消耗大量化學品與能源，造成營運成本持續上升。因此，未來設備需具備更高能源效率，並能自動調整運作模式，以降低閒置能耗。具體方向包括：導入協作式機器人(co-bots)進行例行維護以減少停機；將量測功能整合於設備中，使晶圓可在加工過程同步檢測並即時調整製程；以及開發更有效率地利用化學藥劑與材料的製程技術，以提升反應效率並減少浪費。